PCB檔案PROTEL轉換ALLEGRO的技巧

在Protel原理圖的轉化上我們可以利用Protel DXP SP2的新功能來實現。通過這一功能我們可以直接將Protel的原理圖轉化到Capture CIS中。注意事項：

1) Protel DXP在輸出Capture DSN檔案的時候，沒有輸出封裝資訊，在Capture中我們會看到所以元件的PCB Footprint屬性都是空的。這就需要我們手工為元件新增封裝資訊，這也是整個轉化過程中最耗時的工作。在新增封裝資訊時要注意保持與Protel PCB設計中的封裝一致性，以及Cadence在封裝命名上的限制。我們在Capture中給元件新增封裝資訊時，要考慮到這些命名的改變。

2) 一些器件的隱藏管腳或管腳號在轉化過程中會丟失，需要在Capture中使用庫編輯的方法新增上來。

3) 在層次化設計中，模組之間連線的匯流排需要在Capture中命名。

4) 對於一個封裝中有多個部分的器件，要注意修改其位號。

基本上注意到上述幾點，藉助Protel DXP，可以將Protel的原理圖轉化到Capture中。進一步推廣，這也為現有的Protel原理圖符號庫轉化到Capture提供了一個途徑。

　　Protel 封裝庫的轉化

長期使用Protel作PCB設計，我們總會積累一個龐大的經過實踐檢驗的Protel封裝庫，當設計平臺轉換時，如何保留這個封裝庫總是令人頭痛。這裡，我們將使用Orcad Layout，和免費的Cadence工具Layout2Allegro來完成這項工作。

1) 在Protel中將PCB封裝放置到一張空的PCB中，並將這個PCB檔案用Protel PCB 2.8 ASCII的格式輸出出來;

2) 使用Orcad Layout匯入這個Protel PCB 2.8 ASCII檔案;

3) 使用Layout2allegro將生成的Layout MAX檔案轉化為Allegro的BRD檔案;

4) 接下來，我們使用Allegro的Export功能將封裝庫，焊盤庫輸出出來，就完成了Protel封裝庫到Allegro轉化。

3. Protel PCB到Allegro的轉化

有了前面兩步的基礎，我們就可以進行Protel PCB到Allegro的轉化了。這個轉化過程更確切的說是一個設計重現過程，我們將在Allegro中重現Protel PCB的佈局和佈線。

1) 將第二步Capture生成的Allegro格式的網表傳遞到Allegro BRD中，作為我們重現工作的起點;

2) 首先，我們要重現器件佈局。在Protel中輸出Place & Pick檔案，這個檔案中包含了完整的器件位置，旋轉角度和放置層的資訊。我們通過簡單的`手工修改，就可以將它轉化為Allegro的Placement檔案。在Allegro中匯入這個Placement檔案，我們就可以得到佈局了。

3) 佈線資訊的恢復，要使用Specctra作為橋樑。從Protel中輸出包含佈線資訊的Specctra DSN檔案。

4) Protel中的層命名與Allegro中有所區別，要注意使用文字編輯器作適當的修改。

5) 注意在Specctra中檢視過孔的定義，並新增到Allegro的規則中。在allegro中定義過孔從Specctra中輸出佈線資訊，可以使用sessiON, wires, 和route檔案，建議使用route檔案，然後將佈線資訊匯入到我們以及重現佈局的Allegro PCB中，就完成了我們從Protel PCB到Allegro BRD的轉化工作。

　　Protel到Allegro轉化的方法

在這過程當中碰到的問題大致可分為兩種：一是設計不很複雜，設計師只想藉助Cadence CCT的強大自動佈線功能完成佈線工作;二是設計複雜，設計師需要藉助信噪分析工具來對設計進行信噪模擬，設定線網的佈線拓撲結構等工作。

對於第一種情況，要做的轉化工作比較簡單，可以使用Protel或Cadence提供的Protel到CCT的轉換工具來完成這一工作。對於第二種情況，要做的工作相對複雜一些，下面將這種轉化的方法作一簡單的介紹。

Cadence信噪分析工具的分析物件是Cadence Allegro的brd檔案，而Allegro可以讀入合乎其要求的第三方網表，Protel輸出的Telexis格式的網表滿足Allegro對第三方網表的要求，這樣就可以將Protel檔案注入Allegro。

首先，Allegro第三方網表在$PACKAGE段不允許有“.”;其次，在Protel中，我們用BasName[0:N]的形式表示匯流排，用BasName[x]表示匯流排中的一根訊號，Allegro第三方網表中匯流排中的一根訊號的表示形式為Bas NameX，讀者可以通過直接修改Protel輸出的Telexis網表的方法解決這些問題。

Allegro在注入第三方網表時還需要每種型別器件的裝置描述檔案檔案，它的格式如下：

Package: package type

Class: classtype

Pincount: total pinnumber

Pinused: ...

其中常用的是PACKAGE，CLASS，PINCOUNT這幾項。PACKAGE描述了器件的封裝，但Allegro在注入網表時會用網表中的PACKAGE項而忽略裝置描述檔案中的這一項。CLASS確定器件的型別，以便信噪分折，Cadence將器件分為IC,IO，DISCRETE三類。PINCOUNT說明器件的管腳數目。對於大多數器件，檔案中包含有這三項就足夠了。

有了第三方網表和裝置描述檔案，我們就可以將Protel中原理圖設計以網表的形式代入到Cadence PCB設計軟體中，接下來，設計師就可以藉助Cadence PCB軟體在高速高密度PCB設計方面的強大功能完成自己的設計。

如果已經在Protel作了PCB佈局的工作，Allegro的script功能可以將Protcl中的佈局在Allegro中重現出來。在Protel中，設計師可以輸出一個Place & Pick檔案，這個檔案中包含了每個器件的位置、旋轉角度和放在PCB頂層還是底層等資訊，可以通過這個檔案很方便的生成一個Allegro的script檔案，在Allegro中執行這個script就能夠重現Protel中的佈局了，下面給出了完成Place & Pick檔案到Allegro Script檔案轉化的C++程式碼，筆者使用這段程式碼，僅用了數分鐘就將一個使用者有800多個器件的PCB板佈局在Allegro重現出來。